经过努力,电子时钟的核心设计基本上完成了。在整个设计过程中，包括前期中期和后期，我都有着许多不同的体会：
1）这个设计的基本是接触一门新的语言并加以应用，对于我来说，没有想到的是入手的速度比我的预料快，在以前编程的基础上，从接触到开始动手编程的时间得到了很大的缩短。知识的接收速度在很大的程度上决定了动手的时间。
2）VHDL的编程与C语言的编程有着本质的不同，然而以往形成的旧编程习惯在VHDL编程中依然起着很大的作用。一通百通，不是没有道理的。对于学习新的知识并予以应用的信心，显得更足了。
3）VHDL的设计关键是电路逻辑设计，而这个程序的关键是总体设计，绕了挺多的弯路后才发现总体设计其实最后取决于一点——数据的显示，也就是如何控制七段显示器进行显示。没有发现这一点导致了弯路不停的走。一个设计的关键在何处，对于硬件设计接触不多的我们清楚这一点也许不无好处。
4）设计中互相帮助，适当的沟通是必要和有益的。陷于困境时与伙伴的交谈能够适时的解决自己的难题，即便没有什么效用，也能很好的启发自己的思维，从不同角度思考问题。
5）资料的查阅能力在这次设计中得到了很大的提高，学会了从不同的渠道用不同的方法去查找，包括网络上，图书馆，书店等。
 
根据系统设计要求，系统设计采用自顶向下设计方法，由时钟分频模块、计时模块、按键模块和显示模块四个部分组成。
1）首先按下复位开关rest进行复位清零操作，电子钟从新计时开始。sethr10、sethr可以调整时种，setmin10、setmin 可以调整分钟，步进为1。
2）由于电子钟的最小计时单位是1s，因此提供给系统的内部的时钟频率应该大于1Hz，这里取100Hz。CLK端连接外部10Hz的时钟输入信号clk。对clk进行计数，当clk=10时，秒加1，当秒加到60时，分加1；当分加到60时，时加1；当时加到24时，全部清0，从新计时。
3）用6位数码管分别显示“时”、“分”、“秒”，通过输出线segment( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管；为了节省资源，采用动态显示，choose（5 Downto 0 ）以100Hz的频率使6个LED七段显示数码管按次序依次点亮，由于频率很高，因此可以得到一个无闪烁的，稳定的时间显示输出。
 
目录
摘要1
Abstract2
1 绪论4
2  VHDL简介5
3  VHDL电子钟设计7
3.1电子钟的设计要求和工作原理7
3.1.1设计要求7
3.1.2 系统设计方案概述及工作原理7
3.2 电子种的顶层设计7
3.2.1顶层设计分析7
3.2.2 电子钟顶层VHDL设计10
3.3 电子钟的底层模块13
3.3.1 时钟分频模块13
3.3.2 计时模块15
3.3.3 按键模块24
3.4 显示模块26
3.4.1进制计数器counter627
3.4.2 显示位选择译码电路29
3.4.3 计时位选择电路30
3.4.4 七段显示译码电路32
3.4.5 显示模块的VHDL设计34
4 MAX+plusII的使用简介37
5.总结与体会38
6.致谢39
参考文献39
 

本电子电气通信自动化毕业设计“基于FPGA的电子时钟设计”论文由清风毕业设计网[www.lunwen550.com]征集整理！