结论
本文主要完成了具有高精度的Δ-∑A/D转换器中梳状滤波器的设计，并进行前端综合与优化。论文的前半部分主要讨论过采样、噪声整形和数字抽取滤波的基本概念及梳状滤波器结构的选择；后半部分主要是完成对所选结构的设计、仿真、综合与优化。
整个系统设计都属于数字设计，其设计如下：
第一步，对Δ-∑调制器进行简要的分析，选择性能较好的3阶Δ-∑调制器在MATLAB环境中搭建出调制器模型，并输入频率为20kHz的正弦波信号，产生一串采样频率为10.24MHz的数字信号。
第二步，根据梳状滤波器传递函数的不同组合方式在MATLAB中搭建出直接级联型、IIR-FIR型、FIR2型和多相分解型结构的梳状滤波器模型，并将调制后所得的数字信号作为输入信号，进行仿真；对几种结构进行比较，选出相对最佳的多相分解结构采用Verilog HDL进行设计。
第三步，在多相分解结构中采用简单的移位加单元代替乘法器，大大降低了系统功耗和面积。将Verilog HDL设计出的多相分解结构梳状滤波器代码导入ModelSim中完成调试与仿真，得出通带衰减了0.2233dB，阻带衰减了119.3124dB。
第四步，将Verilog HDL代码导入综合工具Snyplify Pro7.3中进行前端综合，生成了综合网表文件cmb.vm，表明该滤波器系统可以综合。
在此次设计中，做得最好的是：所编写的代码达到了系统的功能要求，阻带衰减达到100dB；而且代码可综合，生成了综合网表。
有所欠缺的是：在用MATLAB进行仿真验证中所得的时域波形上有许多毛刺，不够理想，所以这个还需要在以后的级联滤波器中进行滤波；在进行前端综合时由于采用的器件不同，综合时器件资源的利用率与综合时间不同，无法进行具体的比较，从系统功耗与面积上考虑，选择了总的利用率较高的器件进行综合，但是在已有综合网表的基础上，没能完成系统的后仿真与验证工作。
同时由于本人所学习的知识有限，存在很多不足的地方，如系统代码还需要更进一步的优化，以提高系统精度，减小功耗与面积。在Verilog HDL与综合性仿真软件的使用上也只用到了较少的一部分，还需要在以后的学习与工作中进一步地掌握。


本电子电气通信自动化毕业设计“一种Δ-∑模数转换器中梳状滤波器的设计”论文由清风毕业设计网[www.lunwen550.com]征集整理！