结论
在高速实时或者非实时信号处理系统、高速数据采集或音视频信号处理系统中，使用在容量存储器实现数据缓存是一个必不可少的环节。与静态随机存储器SRAM相比，同步动态随机存储器SDRAM的容量较大；与双倍数据速率（DDR）SDRAM或内存总线式动态随机存储器（RDRAM）相比，其控制相对简单；此SDRAM还具有价格低廉、密度高等优点，使其成为了数据缓存的首选存储介质。但是它的控制时序和机制较复杂，限制了SDRAM的使用。因此设计性能优良的SDRAM控制器是利用好SDRAM诸多优点以实现系统要求的前提和根本途径。
目前，SDRAM控制器的设计已有很多方案，且各有优缺点。其中利用可编程器件(CPLD 或 FPGA )构成控制器是一个较优质的方法。FPGA 提供了前所未有的大容量可编程逻辑,使得设计者能设计出完全符合特定系统要求的SDRAM控制器。本设计就采用这种方法，基于FPGA设计一个多路读写SDRAM的控制器，并利用Xilinx ISE7.1i的开发环境以及ModelSim SE6.2b、CHIPSCOPE等工具软件进行了综合仿真，并编写了测试程序进行了测试，得出相应的结果并做出了分析。
总结全文，主要完成了以下几方面的工作：
1．对常用内部存储器结构、工作原理和主流技术的发展等做了简要介绍；并着重介绍了SDRAM通用结构、规格参数、读写时序的分析等基础知识，这些都是更好地完成设计的重要基础知识。
2．并介绍了DRAM控制器的常用设计方法，并详细比较了它们的优缺点，选定本设计的设计方案是基于FPGA，利用状态机、VHDL语言实现对工作在FULL-PAGE模式下的SDRAM读写控制逻辑。
3．制定了测试方案，验证了设计的正确性和可行性，并分析了整个控制器的工作性能，完全达到了设计的要求。
此外，本设计虽然完成了对SDRAM在FULL-PAGE工作模式下的多路读写控制，但是笔者认为在此基础上设计还可做更多的优化，比如让SDRAM工作模式可以进行切换，控制器可在读写的数据信息中得出长度信息并根据该信息做出相应的读写时序调整，能保证其工作的高效性等。


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